[00896558]基于先进CMOS工艺的PLL硬IP开发

北京大学微电子学院从1998年起即已将基于标准CMOS工艺的锁相环(PLL)IP核的开发设计研究作为重点研究方向。经过十多年年的研究，已在鉴相器、电荷泵、压控振荡器等PLL电路模块和PLL环路结构设计中取得很好的结果，其中包括新型双边鉴相器、双边鉴相和单边鉴相自适应的鉴相器、高线性度环形压控振荡器、双控制通路结构等。采用这些新型电路模块和环路结构的PLL具有锁定时间短，稳态相差小，输出频率可调范围宽的特点。报导这些成果的论文分别发表在《半导体学报》、《微电子学》等刊物以及国际会议上。在锁相环IP硬核的设计研究方面，北京大学微电子学研究院在2001年承担了北京市科委的锁相环项目，‘CMOS锁相环(PLL)IP核开发’课题的研究工作。该项目已于2005年验收结题。该项目中，课题组采用中芯国际0.25um工艺，2.5v内部电压，完成了面向时钟产生电路应用的高速PLL的设计，经过流片验证和测试，取得的主要测试指标如下：输出频率640MHz，峰峰值抖动225ps，锁定时间＜5us，功耗小于7.5mW。在该基础之上，北京大学微电子学研究院已开发了基于0.5um-0.13um的一系列PLL硬IP核。2010年完成的基于中芯国际0.13um工艺的高速低抖动PLL硬IP，主要测试指标如下：输出频率1GHz，抖动小于40ps，功耗小于6.5mW。该项目拟基于中芯国际90-65nm工艺完成高速低抖动锁相环设计，并形成满足高性能SoC设计的CMOSPLL硬IP核。研究指标为：基于中芯国际90-65nmCMOS工艺，输出频率1.5GHz，抖动小于20ps，功耗小于4mW，单电压设计，完成的IP硬核设计面向SoC设计要求，采用主流的EDA工具的标准数据格式。成果主要应用行业：集成电路芯片。当前状态：已完成0.5-0.13um的PLL硬IP开发，可直接作为产品提供用户使用，拟继续开发90-65nm的硬IP核。