[01836420]实现高速时分交换的电路模块
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技术详细介绍
一种实现高速时分交换的电路模块,由奇偶两块数据存储器和一块控制存储器、选择器及时序电路构成。同步后的16位并行数据按时序电路产生的顺序地址写入奇偶两块数据存储器,控制存储器写入按处理机送来的地址写入数据,控制存储器按时序电路产生的顺序地址读出数据。控制存储器输出的数据作为数据存储器的读出地址,从而达到时隙交换的目的。两块数据存储器分别输出16位数据,通过选择器得到交换后的16位并行数据。从而解决高速大容量SDH交叉中面临单个时钟周期实现双时隙交换的实际问题,通过该电路结构可降低电路功耗,工作可靠性高,有利于提高集成电路的投片生产成品率。